 課程名稱 |
SystemVerilog for Design and Verification |
| 課程內容 |
課程大綱 1.Review of Verilog HDL 2.SystemVerilog Design Features 3.Design and Verification Building Blocks 4.Lexical Conventions 5.Data Types 6. Aggregate Data Types 7. Processes 8. Assignment Statements 9. Operators and Expressions 10. Procedural Programming Statements 11. Tasks and Functions 12. SystemVerilog Verification Features 13. OOP and Classes 14. Constrained Random Generation 15. Interprocess Synchronization and Communication 16. Assertions 17. Functional Coverage 課程目的 本課程內容以IEEE-1800 Standard for SystemVerilog為基礎，介紹SystemVerilog在數位電路設計及其驗證部份所提供之語法架構及應用，透過投影片大量範例講解以及實際上機實作，學員將可深入了解及掌握SystemVerilog的Classes、Scheduling Semantics、Constrained Random Generation、Assertion-based Verification、Synchronization以及Functional Coverage等重要主題。 |
| 先修課程 |
Cadence Incisive Enterprise Simulator (IES) |
| 上課日期 | 上課時段 | 授課老師 | 報名截止日 | 上課地點 | 報名 | 課程費用 |
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| 20170906-20171011 | 每週三PM18:30~21:30 | 黃俊銘 組長 | 20170906 | 交通大學光復校區工程四館教室 | 報名已截止 | 4500 |